Implementación hardware del estandar de encriptación avanzado (AES) en una FPGA

Abstract:

El presente proyecto se enfoca en el diseño de la arquitectura del algoritmo de encriptación avanzada AES-Rijndael haciendo uso de la tecnología de arreglos de puertas programables por campos (FPGA), con lenguaje de descripción de hardware (VHDL), para lo cual se utilizó una FPGA Cyclone II y la herramienta Quartus II de Altera, en la cual se sintetizó y simuló la arquitectura diseñada. Esta implementación se centra en el proceso de cifrado, soportando bloques de de 128 bits tanto para los datos como para la clave, los datos son agrupados sobre una matriz de bytes que contiene 4 filas y 4 columnas estos bytes representan elementos de un Campo Finito GF.

Año de publicación:

2017

Keywords:

• ALGORITMOS INFORMATICOS
• Hardware

Fuente:

rraae